نقشه راه TSMC انتشار شد؛ تشکیل تراشه با ۱ تریلیون ترانزیستور تا سال ۲۰۳۰

در کنفرانس تازه IEDM، شرکت تایوانی TSMC از نقشه راه نیمه‌رساناها و گره‌های (Nodes) تشکیل نسل بعدی تراشه‌های خود رونمایی کرد. در این کنفرانس از نوعی معماری انباشته‌سازی سه‌بعدی مبتنی بر چیپلت پرده برداشته شد که می‌توان با آن یک تریلیون ترانزیستور را در یک تراشه گنجاند. انتظار می‌رود این تراشه در سال ۲۰۳۰ رونمایی بشود.

بر پایه گزارش TechSpot، شرکت TSMC برای رسیدن به یک تریلیون ترانزیستور در یک تراشه، از فناوری‌های بسته‌بندی همانند CoWoS ،InFO و SoIC منفعت گیری خواهد کرد. این شرکت این چنین انتظار دارد با این فناوری‌ها تا سال ۲۰۳۰ معماری مونولیتیک خود را به ۲۰۰ میلیارد ترانزیستور رساند.

نقشه راه TSMC تا سال ۲۰۳۰

در‌حال‌حاضر، TSMC درحال گسترش گره‌های تشکیل N2 و N2P کلاس ۲ نانومتری و فرایندهای ساخت A14 کلاس ۱.۴ نانومتری و A10 کلاس ۱ نانومتری است. این شرکت انتظار دارد تا آخر سال ۲۰۲۵ تشکیل ۲ نانومتری خود را اغاز کند. تایوانی‌ها در سال ۲۰۲۸ نیز به سمت فرایند ۱.۴ نانومتری A14 حرکت خواهند کرد و به گمان زیادً تا سال ۲۰۳۰ ترانزیستورهای ۱ نانومتری تشکیل می‌کنند.

تراشه انویدیا GH100 با ۸۰ میلیارد ترانزیستور یکی از پیچیده‌ترین پردازنده‌های یکپارچه حاضر در بازار است. بااین‌حال، اندازه این پردازنده‌ها بزرگ‌تر و یقیناً گران‌تر است. ازاین‌رو، TSMC معتقد است که تولیدکنندگان از معماری‌های چندچیپلتی همانند معماری تراشه Instinct MI300X از AMD که اخیراً اراعه شده یا Ponte Vecchio اینتل که دارای ۱۰۰ میلیارد ترانزیستور است، منفعت گیری خواهند کرد.

درهمین‌حال، اینتل روی فرایند ۲ نانومتری (۲۰ آمپر) و ۱.۸ نانومتری (۱۸ آمپر) خود کار می‌کند. یکی از مزیت‌های این فناوری تازه، سیستمی برای انتقال انرژی از پشت (Backside) به نام PowerVia است که می‌تواند چگالی بالاتر، شدت کلاک زیاد تر و افت مصرف انرژی کمتر را فراهم کند. «پت گلسینگر»، مدیر عامل اینتل، ادعا کرده که گره پردازشی 18A آن‌ها نسبت به تراشه‌های ۲ نانومتری TSMC کارکرد بهتری خواهد داشت، به‌رغم این که یک سال سریعتر اراعه خواهد شد.

برای قیاس کارکرد این دو غول تراشه‌سازی، باید تا نیمه دوم سال ۲۰۲۴ چشم به راه ماند. TSMC به گمان زیادً تا آن زمان N3P را در کنار محصولات 20A و 18A خود به تشکیل زیاد رساند.